在无法赢得着手进EUV光刻机（极紫外光刻机）、先进制程工艺受限的布景下，中国半导体产业长期面对一个现实问题：若是不行陆续沿着传统先进制程道路快速迭代，芯片性能该怎样提高？

5月25日，在上海举行的2026国外电路与系统研讨会（ISCAS2026）上，华为董事、半导体业务部总裁何庭波给出了新的谜底，并幽静提倡半导体规模全新演进理念——“韬（τ）定律”，激发外界庸俗探究。

该定律的中枢，所以“期间缩微”替代“几何缩微”：不再单纯依赖晶体管尺寸陆续收缩，而是通过逻辑折叠等革命技巧，捏续压缩信号传播时延，提高系统举座成果。这意味着，华为试图通过另一条技巧旅途，在不依赖着手进EUV工艺的情况下，追逐天下先进制程演进速率。

当日下昼，中国科学院科技论文预发布平台还公布了一篇何庭波的论文，泄漏了“逻辑折叠”、“期间缩微”等中枢技巧细节以及“韬（τ）定律”究竟是什么、它与摩尔定律有什么不同、技巧短板在那儿等诸多外界关心的问题。

一问：什么是“韬（τ）定律”？

曩昔半个世纪，摩尔定律的“几何缩微”推动了半导体行业的发展。如今这一行业发展范式缔结失效：单纯的尺寸收缩带来的技巧红利趋于阑珊，先进制程芯片的单颗设想资本冲突十亿好意思元。

怎样越过传统工艺旅途的局限？何庭波在5月25日提交的论文中详备先容了“韬（τ）定律”。浅显来说，芯片竞赛不再看谁“作念得小”，而是看谁让信号“跑得快”。这一行变在AI期间尤为要紧。AI算力集群的限制捏续彭胀，从单芯片、数十芯片集群升级至数万芯片的超大限制集群。联系词，当代AI系统的能耗与资本瓶颈，中枢已不在算力筹划，而在于数据传输。数据自满，大型AI集群超80%的能耗用于数据迁徙，超70%的系统资本参加数据存储。这意味着，缩减芯片间、机架内、封装内的数据传输耗时，与约束筹划耗时同等要紧。

“曩昔六年，华为半导体团队针对该问题，在出动SoC、AI加快器、系统架构、芯片封装等规模进行无数考证。辩论论断标明，行业冲突的要道不在于迭代新制程节点、编削晶体管架构，而在于更换中枢优化方针。畴昔十年电子系统的迭代升级，将不再依托几何缩放，而所以期间缩放为中枢——系统性缩减全筹划栈各层级的特征期间常数τ。”

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她在论文中进一步提倡：摩尔定律的本色从来不是几何尺寸迭代，而是期间损耗的缩减。“更小的晶体管，中枢上风是开关速率更快；更密集的互连，上风是信号传输距离更短；更高的集成度，上风是数据跨模块交互更少。因此，应将期间自己动作中枢猜想筹划。”她觉得，晶体管、电路、芯片、系统各层级，均可界说专属特征期间常数τ，畴昔芯片优化的中枢方针，应当是全局τ的缩减，换句话说：几何缩放不再是目的，而只是缩减τ的一种技奥密技。

二问：“逻辑折叠”是怎样作念到的？

在物理学中，τ频繁代表期间常数。既然不行把晶体管作念得无尽小，那么另一个想路，即是尽可能裁减信号在晶体管之间所蹧蹋的期间。怎样裁减？华为给出的谜底是“逻辑折叠”。

在何庭波提交的论文中，提到芯片在速率性能方面取得的止境一部分收益，并不是通过新的光刻工艺行径赢得的，而是通过在三维空间中对逻辑漫衍进行拓扑重组罢了的，且该标的可捏续。

若是将芯片比作念是一张画满迷宫的A4纸，正本信号要从纸的最左边跑到最右边，需要越过很长的物理距离。那么将纸折叠起来，那些正本隔得很远的要道模块在物理距离上变得更近。也即是说，逻辑折叠技巧不错贯穿为正本单层的二维芯片，变成双层致使多层的三维结构。

从名义上看，“韬（τ）定律”中的“逻辑折叠”容易让东谈主持意想比年来流行的Chiplet（芯粒）架构或3D堆叠技巧。举例，当单颗大芯片的良率、面积和资本难以陆续优化时，不错将其拆分红多个功能模块，2026世界杯中国压球官网再通过先进封装技巧，像搭乐高相似在三维空间里堆叠起来，以此提高举座性能。比年来，包括英伟达、AMD、苹果以及台积电在内的国外厂商，齐在拖拉将竞争要点从单纯“拼制程”，转向系统级优化、先进封装、Chiplet、软硬件协同以及数据互连成果。

但试验上，华为“韬（τ）定律”并不是3D堆叠，据悉，其在芯片设想之初就领受一体化的设想，不是一层层的堆叠。

品利基金半导体产业投资司理陈启对《逐日经济新闻》记者暗示：“先进工艺笃定是畴昔要陆续追求的，晶体管密度摆在那里，不可能澈底靠设想优化就把工艺差距抹平。但在外部条目受限的情况下，华为需要通过芯片里面的捏续优化，提高举座性能。”

“面前总共这个词行业其实齐在鼓吹访佛标的，比如台积电比年来捏续强调DTCO（设想—工艺协同优化）理念。尤其在3纳米之后，工艺自己带来的性能提高仍是不像曩昔那样明显，越来越多性能增益来自架构优化、系统级协同设想。某种程度上说，华为是把这条技巧道路作念到了更极致。”陈启说谈。

三问：华为追逐台积电还有多远？

若是说，“韬（τ）定律”回复的是“怎样不依赖先进制程陆续提高芯片性能”，那么另一个备受关心的问题是，这一谈线究竟能在多大程度上收缩与天下先进工艺之间的差距？

现在，天下先进制程的主导者仍然是台积电。凭证其公开道路图：7纳米工艺2018年量产；5纳米工艺2020年量产；3纳米工艺2022年进入量产；2纳米（N2）2025年下半年量产；A14（业内频繁视为1.4纳米级工艺）猜想2028年量产。

比较之下，华为现在公开已知、经由阛阓考证的先进芯片制造能力，仍主要停留在7纳米级别。这意味着，现在两边在制造工艺、量产能力、良率截止以及资本截止方面，仍存在明显差距。

不外，“韬（τ）定律”并莫得停留在表面层面，何庭波在演讲中浮现：基于“韬（τ）定律”，华为在曩昔6年的履行中已得胜设想和量产了381款芯片。曩昔几年，华为先后推出了鲲鹏、麒麟、昇腾等系列中枢芯片，而本年秋季发布的麒麟芯片将是逻辑折叠的初度营业化落地。

何庭波在论文中泄漏了详备的实测数据：“晶体管密度：单代居品从155百万晶体管/通俗毫米提高至238百万晶体管/通俗毫米，等效高出传统几何缩放3年的迭代进程；性能功耗方面：SoC（片上系统）性能中枢能效比提高41%，最高主频提高近13%。”

她坦言：“麒麟2026搭载的逻辑折叠技巧为保守版落地有筹划，仅针对中枢要路门路作念局部折叠优化，未罢了全芯片粉饰。但即便如斯，居品CPU（中央管制器）性能中枢主频仍回升至3.1GHz。猜意想2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。”

瞻望畴昔十年，她先容称，逻辑折叠将从局部要路门路折叠，迭代为三层、四层及以上的全尺寸多层折叠架构。猜想2026年—2035年，晶体管密度将冲突400百万晶体管/通俗毫米，麒麟系列CPU中枢主频有望冲突4GHz。

四问：“韬（τ）定律”现有哪些技巧挑战与待解贫瘠？

即便华为仍是给出了明晰的技巧道路图，这条旅途能否简直造成限制化产业能力，仍然存在无数待解问题。何庭波在论文中也坦言：技巧冲突无法依靠单一企业寥寂冲突。“器具链、行业表率、基准测试、器件物理、产业经济模子等均需要全行业协同革命。”

论文中具体列举了几个难点。领先是器具链与设想样式论缺失。现有电子设想自动化（EDA）器具适配传统平面芯片设想，全尺寸逻辑折叠技巧需要全新器具链；晶圆间工艺偏差问题。逻辑折叠技巧领受多晶圆堆叠键合，不同批次、致使不同工艺节点的晶圆存在阈值电压、入手电流、互连RC参数偏差，且偏差幅度广泛于单晶圆里面症结，对时钟漫衍、保捏期间裕度影响权臣；能耗不停问题。τ缩放是期间维度优化准则，并非能耗不停准则。芯片速率提高10倍的同期，功耗可能同步提高10倍，超出电网供电承载上限，因此τ缩放必须配套能耗优化体系。

但畴昔若是“期间缩微”道路能够被捏续考证，那么行业关于先进工艺节点的依赖程度世界杯压球官网，可能会有所下落。芯片企业的竞争要点，也可能从单纯追求着手进制程，拖拉转向“锻练工艺+系统级革命”的概括能力竞争。关于中国半导体产业而言，“韬（τ）定律”的意旨大概并不单是是一项具体技巧。它是在先进制程受限布景下，中国企业对“后摩尔期间”提倡的一种新探索旅途。就像何庭波在论文中写谈：“相较于居品迭代，τ缩放的中枢价值在于样式论编削。”